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ICS8430S07AKI REVISION A SEPTEMBER 3, 2009
18
2009 Integrated Device Technology, Inc.
ICS8430S07I Data Sheet
CLOCK GENERATOR FOR CAVIUM PROCESSORS
Application Schematic
Figure 8 shows a schematic example of using an ICS8430S07I. The
crystal inputs are parallel resonant crystal with load capacitor
CL=18pF. The frequency fine tuning capacitors C1 and C2 are
optional. The tuning capacitor value can be slightly adjusted to
optimize the frequency accuracy. This schematic example shows
hardwired logic control input handling. The logic inputs can also be
driven by 3.3V LVCMOS drivers. It is recommended to have one
bypass capacitor per power pin. In general, the bypass capacitor
values are ranged from 0.01uF to 0.1uF. Each bypass capacitor
should be located as close as possible to the power pin. The low pass
filter R6, C3 and C4 for clean analog supply should also be located
as close to the VDDA pin as possible. Only two examples of LVPECL
termination and one example of LVCMOS termination are shown in
this schematic. Additional examples of LVPECL terminations and
LVCMOS terminations can be found in the LVPECL Termination and
LVCMOS Termination Application Notes.
Figure 8. ICS8430S07I Schematic Example
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